VHDL使用条件代入语句写四-十六译码器

VHDL（VHSIC Hardware Description Language）是一种用于描述数字系统硬件结构的高级语言。编写一个4-else）来实现选择逻辑。这种译码器的工作原理是基于二进制编码映射到输出。

下面是一个简单的VHDL设计示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity decoder4to16 is
    Port ( inputs : in std_logic_vector(3 downto 0);
           outputs : out std_logic_vector(15 downto 0));
end decoder4to16;

architecture Behavioral of decoder4to16 is
begin

-- 生成16个输出信号，每个信号对应一种4位输入组合
component decoder_unit is
    Port ( input : in std_logic;
           output : out std_logic);
end component;

signal sel : std_logic_vector(3 downto 0); -- 存储当前选中位置

process(inputs)
begin
    sel <= inputs; -- 每次输入变化，更新sel

    for i in 0 to 15 loop
        if sel = "0000" then -- 当输入为全0时，对应输出为最低位（0）
            outputs(i) <= '0';
        elsif sel = "0001" then
            outputs(i) <= '1'; -- ...其余类似判断...
        else
            -- 其他15种输入组合分别对应剩余15个输出
            -- 通过具体的条件判断赋值给对应的output
            outputs(i) <= <其他条件>;
        end if;
    end loop;
end process;

-- 创建并连接16个decoder_unit实例
for i in 0 to 15 generate
    decoder_unit(
        input => inputs(i),
        output => outputs(i)
    );
end generate;

end Behavioral;