请根据fifo的读使能，写使能编写一个axi stream 总线接口代码

下面是一个简单的 AXI Stream 总线接口的 Verilog 代码，其中包含读使能和写使能：

module axi_stream_interface (
  input aclk,
  input aresetn,
  input s_axis_tvalid,
  input s_axis_tlast,
  input s_axis_tdata,
  output s_axis_tready,
  output m_axis_tvalid,
  output m_axis_tlast,
  output m_axis_tdata,
  input m_axis_tready
);

  reg [31:0] fifo [0:15];
  reg [3:0] write_pointer;
  reg [3:0] read_pointer;

  assign s_axis_tready = (write_pointer != read_pointer);

  always @(posedge aclk or negedge aresetn) begin
    if (~aresetn) begin
      write_pointer <= 0;
      read_pointer <= 0;
    end else begin
      if (s_axis_tvalid && s_axis_tready) begin
        fifo[write_pointer] <= s_axis_tdata;
        write_pointer <= write_pointer + 1;
      end
      if (m_axis_tready && (write_pointer != read_pointer)) begin
        m_axis_tdata <= fifo[read_pointer];
        m_axis_tvalid <= 1;
        m_axis_tlast <= (read_pointer == write_pointer - 1);
        read_pointer <= read_pointer + 1;
      end else begin
        m_axis_tvalid <= 0;
        m_axis_tlast <= 0;
      end
    end
  end
endmodule

在这个例子中，我们使用了一个简单的 FIFO 作为存储器，来存储输入的数据并输出。读指针和写指针分别用于跟踪读和写的位置。s_axis_tvalid 信号表示输入数据的有效性，而 s_axis_tlast 信号表示输入数据是否为最后一个数据。s_axis_tdata 信号则是输入的数据。

输出信号包括 m_axis_tvalid，m_axis_tlast 和 m_axis_tdata。m_axis_tready 信号表示输出数据是否准备好，当它为 1 时，可以向外输出数据。m_axis_tvalid 信号表示输出数据的有效性，而 m_axis_tlast 信号表示输出数据是否为最后一个数据。m_axis_tdata 信号则是输出的数据。