verilog 花括号

在 Verilog 中，花括号（{}）用于将多个信号或值组合在一起，形成一个数组或者结构体。

对于数组，花括号内的值可以是常量或者信号，用逗号分隔，如下所示：

wire [3:0] my_array;
assign my_array = {1, 2, 3, 4};

上述代码定义了一个四位宽的无符号数组 my_array，并将 1、2、3、4 赋值给数组的四个元素。

对于结构体，花括号内的值可以是数组或者信号，用逗号分隔，如下所示：

struct my_struct {
    logic [7:0] a;
    logic [15:0] b;
};
my_struct my_var = '{8'hFF, 16'h1234};

上述代码定义了一个包含两个字段的结构体 my_struct，其中字段 a 是一个 8 位宽的信号，字段 b 是一个 16 位宽的信号。同时，代码还定义了一个名为 my_var 的结构体变量，并将值 0xFF 和 0x1234 分别赋值给字段 a 和 b。