verilog ram拼接代码

下面是一个简单的Verilog RAM拼接代码示例：

module ram_concatenation (
    input clk,
    input [7:0] addr1,
    input [7:0] addr2,
    input [7:0] data_in1,
    input [7:0] data_in2,
    input write_en,
    output [7:0] data_out1,
    output [7:0] data_out2
);

reg [7:0] ram1 [255:0];
reg [7:0] ram2 [255:0];

assign data_out1 = (write_en) ? {ram1[addr1], data_in1} : ram1[addr1];
assign data_out2 = (write_en) ? {ram2[addr2], data_in2} : ram2[addr2];

always @(posedge clk) begin
    if (write_en) begin
        ram1[addr1] <= data_in1;
        ram2[addr2] <= data_in2;
    end
end

endmodule

这个示例代码包含两个256字节的RAM，每个RAM有8位宽度。它们通过地址线共享，但是数据输入和输出是分开的。当write_en信号为高电平时，数据将被写入到RAM中。当write_en信号为低电平时，RAM将从指定地址读取数据，并将其输出到data_out1和data_out2端口。