T触发器的verilog

以下是一个简单的 T 触发器的 Verilog 代码：

module t_ff(input t, input clk, output reg q);

    always @(posedge clk) begin
        if(t == 1'b1) begin
            q <= ~q;
        end
    end

endmodule

该代码定义了一个 T 触发器，其中输入包括时钟信号 clk 和触发信号 t，输出为状态信号 q。在时钟上升沿时，如果触发信号为 1，则翻转状态信号的值。如果触发信号为 0，则状态信号的值不变。