verilog中行为描述的T触发器

在Verilog硬件描述语言中，T触发器是一种同步时序逻辑电路，它的功能类似于D触发器，但是输入信号不同。T触发器只对时钟脉冲有效，在时钟上升沿到来时，如果输入信号T为高电平（通常表示为1），则触发器的状态会翻转；如果T为低电平（0），则状态保持不变。简而言之，T触发器的特性可以总结为：

1. 状态更新：仅当时钟边沿到来且T=1时，触发器的状态会发生改变。
2. 自保持：当T=0时，无论时钟如何，触发器的状态不会变化。
3. 类似于D触发器的行为，但D输入无效，只有T控制状态转移。

行为描述通常涉及使用`always @(posedge clk)`这样的条件语句，其中`clk`代表时钟信号，`posedge`表示正向的时钟边缘，来实现T触发器的逻辑。以下是基本的T触发器的Verilog模块实例：

module T_FF (
    input wire clk,       // 时钟信号
    input wire reset,      // 清零信号
    input wire T,         // 翻转信号
    output reg Q           // 输出信号
);
    always @(posedge clk or posedge reset) begin
        if (reset)    // 当reset为高时，清空Q
            Q <= 0;
        else if (posedge clk and T)   // 否则，仅当T为高时状态翻转
            Q <= ~Q;
    end
endmodule