边沿JK触发器Verilog HDL描述

下面是一个边沿触发JK触发器的 Verilog HDL 描述：

module edge_triggered_JK_ff (
    input J,
    input K,
    input clk,
    input rst,
    output reg Q,
    output reg Qbar
);

reg J_last = 1'b0; // 上一次的 J 输入状态
reg K_last = 1'b0; // 上一次的 K 输入状态

always @(posedge clk) begin
    if (rst) begin
        Q <= 1'b0;
        Qbar <= 1'b1;
    end
    else begin
        // 判断 J 和 K 的边沿触发
        if (J && !J_last) begin // J 上升沿触发
            if (K) begin // K = 1
                Q <= 1'b0;
                Qbar <= 1'b1;
            end
            else begin // K = 0
                Q <= 1'b1;
                Qbar <= 1'b0;
            end
        end
        else if (K && !K_last) begin // K 上升沿触发
            if (J) begin // J = 1
                Q <= 1'b1;
                Qbar <= 1'b0;
            end
            else begin // J = 0
                Q <= 1'b0;
                Qbar <= 1'b1;
            end
        end
    end

    // 记录上一次的输入状态
    J_last <= J;
    K_last <= K;
end

endmodule

这个边沿触发JK触发器具有 J、K、时钟和异步复位输入，以及 Q 和 Qbar 两个输出。当时钟上升沿到来时，如果 J 和 K 输入发生了边沿变化，那么触发器会根据当前的 J 和 K 输入状态来更新输出 Q 和 Qbar 的值。如果异步复位信号 rst 被触发，那么 Q 和 Qbar 的值会被强制重置为 0 和 1。