使用Quartus Prime软件设计脉冲触发的JK触发器的Verilog HDL代码

以下是使用Quartus Prime软件设计脉冲触发的JK触发器的Verilog HDL代码：

module jk_pulse_trigger (
    input j,
    input k,
    input clk,
    input reset,
    output reg q
);

reg temp;

always @(posedge clk) begin
    if (reset) begin
        q <= 0;
    end else begin
        if (j && !k && !temp) begin
            q <= 1;
        end else if (!j && k && !temp) begin
            q <= 0;
        end else if (j && k && !temp) begin
            q <= ~q;
        end
        temp <= j || k;
    end
end

endmodule

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