用Quartus设计边沿触发的D触发器的Verilog语言
时间: 2024-06-03 11:10:55 浏览: 93
module edge_triggered_dff (
input clock,
input reset,
input d,
output reg q);
always@(posedge clock or negedge reset) begin
if (!reset) begin
q <= 1'b0;
end else begin
q <= d;
end
end
endmodule
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