运用quartus用'event属性描述一种用时钟clk上升沿触发的d触发器及一种用时钟clk下降沿触发的jk触发器
时间: 2024-02-20 21:00:56 浏览: 81
D和JK触发器的Verilog程序(Quartus II工程,三种)
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在 Quartus 中,可以使用以下方式来描述时钟 clk 上升沿触发的 D 触发器:
```
always @(posedge clk) begin
// D 触发器逻辑
end
```
这表示在时钟上升沿触发时,D 触发器的逻辑会被执行。
而对于时钟 clk 下降沿触发的 JK 触发器,可以使用以下方式描述:
```
always @(negedge clk) begin
// JK 触发器逻辑
end
```
这表示在时钟下降沿触发时,JK 触发器的逻辑会被执行。在 Quartus 中,使用 `@(posedge clk)` 和 `@(negedge clk)` 来分别表示时钟上升沿和下降沿。
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