jk触发器verilog

JK触发器是一种基本的数字电路元件，它可以用来存储一个比特位的状态。JK触发器可以通过输入的时钟信号和J、K输入信号来改变其状态。当时钟信号为上升沿时，如果J=1，K=0，则JK触发器的输出为1；如果J=0，K=1，则JK触发器的输出为0；如果J=K=1，则JK触发器的输出会翻转。以下是JK触发器的Verilog代码实现：

module jk_ff(clk, j, k, q, qn);
  input clk, j, k;
  output q, qn;
  reg q, qn;
  
  always @(posedge clk) begin
    if (j & ~k) begin
      q <= 1;
      qn <= 0;
    end else if (~j & k) begin
      q <= 0;
      qn <= 1;
    end else if (j & k) begin
      q <= ~q;
      qn <= ~qn;
    end
  end
endmodule