JK触发器的verilog

以下是一个简单的 JK 触发器的 Verilog 代码：

module jk_ff(input j, input k, input clk, output reg q);

    always @(posedge clk) begin
        if(j == 1'b1 && k == 1'b0) begin
            q <= 1'b1;
        end else if(j == 1'b0 && k == 1'b1) begin
            q <= 1'b0;
        end else if(j == 1'b1 && k == 1'b1) begin
            q <= ~q;
        end
    end

endmodule

该代码定义了一个 JK 触发器，其中输入包括时钟信号 clk、J输入信号 j 和 K 输入信号 k，输出为状态信号 q。在时钟上升沿时，如果 J 为 1，K 为 0，则状态信号变为 1；如果 J 为 0，K 为 1，则状态信号变为 0；如果 J 和 K 都为 1，则状态信号翻转。如果 J 和 K 都为 0，则状态信号不变。