用Verilog HDL语言设计JK触发器

在Verilog HDL（硬件描述语言）中，JK触发器是一种常用的组合逻辑电路，它允许数据从J和K输入同时控制存储状态。以下是基本的JK触发器的设计：

module JK触发器 (
    input wire J,        // J输入
    input wire K,        // K输入
    output reg Q,        // 输出
    output reg Q_n       // 上一状态
);
    always @(posedge clk or posedge reset) begin
        if (reset) {      // 当reset为高电平时初始化
            Q <= 0;      // 输出清零
            Q_n <= 0;     // 上一状态也清零
        } else if (J && !K) {  // 如果J=1且K=0，置Q为1，保持Q_n不变
            Q <= 1;
        } else if (!J && K) {   // 如果J=0且K=1，置Q为当前Q_n，保持Q不变
            Q <= Q_n;
        } else {             // 否则，Q和Q_n保持不变
            Q <= Q;         // Q自保持
            Q_n <= Q_n;      // Q_n自保持
        }
    end
endmodule