Verilog HDL设计触发器

Verilog Hardware Description Language (HDL) 是一种广泛用于描述数字电路行为的高级硬件描述语言。对于设计触发器（Flip-Flop），它是基本的存储单元，在Verilog中，你可以创建多种类型的触发器，如D型触发器、JK触发器、T触发器等。

**D型触发器(D-Type Flip-Flop)**：
D型触发器是最简单的触发器类型，它根据输入信号D的状态更新输出Q。当你在当前时刻给D输入一个新的值，而其他控制信号保持默认（通常为0或悬空），那么Q将被新值取代。

module DFF(
    input wire clk,        // 时钟信号
    input wire reset,       // 重置信号
    input wire [7:0] d,   // 数据输入
    output reg [7:0] q     // 输出数据
);
    always @(posedge clk or posedge reset) begin
        if (reset) q <= 8'b0;  // 当reset为高电平时清零
        else if (posedge clk) q <= d;  // 正脉冲时更新到d值
    end
endmodule

**JK触发器(J-K Flip-Flop)**：
JK触发器需要两个输入J和K，它可以实现计数功能，取决于这两个输入的不同组合。

module JKFF(
    input wire clk,      // 时钟信号
    input wire J, K,     // JK输入
    input wire rst,      // 重置信号
    output reg q         // 输出状态
);
    always @(posedge clk or posedge rst) begin
        if (rst) q <= 1'b0;    // 重置时清零
        else if ((J & !K) | (!J & K)) q <= ~q;  // 根据JK组合翻转
        else q <= q;            // 否则保持不变
    end
endmodule