使用Verilog HDL语言设计一个D触发器。请提交程序源代码和测试代码

以下是D触发器的Verilog HDL代码：

module d_ff(input d, clk, reset, output reg q);

always @(posedge clk, posedge reset) begin
   if(reset) begin
      q <= 0;
   end else begin
      q <= d;
   end
end

endmodule

以下是测试代码：

module testbench();

reg d, clk, reset;
wire q;

d_ff dut (d, clk, reset, q);

initial begin
   clk = 0;
   forever #5 clk = ~clk;
end

initial begin
   reset = 1;
   #10 reset = 0;
end

initial begin
   d = 0;
   #15 d = 1;
   #10 d = 0;
   #10 d = 1;
   #10 d = 0;
   #10 $finish;
end

always @(posedge clk) begin
   $display("d=%b q=%b", d, q);
end

endmodule

在测试代码中，我们将d的值在时钟上升沿时改变，并将q的值打印出来。请注意，我们还添加了一个reset信号，以确保在开始测试前将D触发器设置为已知状态。