移位寄存器的verilog hdl描述

以下是移位寄存器的Verilog HDL描述：

module shift_register(
    input clk, // 时钟信号
    input rst_n, // 复位信号
    input en_num3, // 输入数字信号
    input turn_left, // 左移信号
    input turn_right, // 右移信号
    output reg [7:0] led // 输出信号
);

reg [7:0] r_data; // 寄存器

always @(posedge clk or negedge rst_n) begin
    if(!rst_n)
        r_data <= 8'd0; // 复位
    else if(en_num3) // 确认输入
        r_data <= t_data;
    else if(turn_left)
        r_data <= {r_data[6:0], r_data[7]}; // 左移
    else if(turn_right)
        r_data <= {r_data[0], r_data[7:1]}; // 右移
    else
        r_data <= r_data; // 不移位
end

assign led = r_data; // 输出

endmodule