请用verilog HDL语言编写一段代码实现移位寄存器的功能

以下是一段用 Verilog HDL 语言编写的移位寄存器代码，实现了在时钟上升沿时将数据向左移动一位，最后一位丢失，第一位补 0 的功能。

module shift_reg(input clk, // 时钟信号
                 input data_in, // 数据输入信号
                 output reg [7:0] reg_out); // 输出信号，8 位寄存器

  always @(posedge clk) begin // 时钟上升沿触发
    reg_out <= {reg_out[6:0], data_in}; // 将 reg_out 左移一位，最后一位丢失，第一位补 0，新数据放在最后一位
  end

endmodule

在这个模块中，我们定义了一个输入时钟信号 `clk`，一个输入数据信号 `data_in`，和一个 8 位的输出信号 `reg_out`，代表移位寄存器的状态。`always` 块用于指定操作在时钟上升沿时执行。在每个时钟上升沿时，寄存器的数据向左移动一位，并将新数据放在最后一位，第一位补 0。