如何实现跨时钟域信号通信用代码举例

下面是一个使用 Verilog HDL 实现同步 FIFO 的例子，用于实现跨时钟域信号通信：

module sync_fifo (
    input clk1, rst1,       // 发送时钟域的时钟和复位信号
    input clk2, rst2,       // 接收时钟域的时钟和复位信号
    input [7:0] data_in,    // 发送时钟域的数据输入
    output [7:0] data_out   // 接收时钟域的数据输出
);

reg [7:0] fifo [0:7];      // FIFO 缓存器，使用 8 个字节来存储数据
reg wr_en, rd_en;          // 写使能和读使能信号
reg [2:0] wr_ptr, rd_ptr;  // 写指针和读指针

always @(posedge clk1 or negedge rst1) begin
    if (~rst1) begin
        wr_en <= 0;
        wr_ptr <= 0;
    end
    else begin
        wr_en <= 1;
        wr_ptr <= (wr_ptr == 7) ? 0 : (wr_ptr + 1);
        fifo[wr_ptr] <= data_in;
    end
end

always @(posedge clk2 or negedge rst2) begin
    if (~rst2) begin
        rd_en <= 0;
        rd_ptr <= 0;
    end
    else begin
        rd_en <= 1;
        rd_ptr <= (rd_ptr == 7) ? 0 : (rd_ptr + 1);
        data_out <= fifo[rd_ptr];
    end
end

endmodule

在上面的代码中，我们定义了一个 8 字节大小的 FIFO 缓存器，用于存储从发送时钟域输入的数据。在发送时钟域的时钟上升沿处，如果复位信号未激活，则将数据写入 FIFO 缓存器中。在接收时钟域的时钟上升沿处，如果复位信号未激活，则从 FIFO 缓存器中读取数据并输出。通过这样的方式，我们就可以实现跨时钟域信号通信了。