4 类优先级，优先报警器， verilog语言实现

下面是一个简单的 Verilog 代码实现，用于演示 4 类优先级的优先报警器：

module priority_encoder (
  input [3:0] inputs,
  output [1:0] priority
);

  assign priority = 2'b11; //set default priority to highest level

  always @ (inputs) begin
    casez(inputs)
      4'b1110: priority = 2'b10; //highest priority
      4'b1101: priority = 2'b10;
      4'b1011: priority = 2'b10;
      4'b0111: priority = 2'b10;
      4'b1100: priority = 2'b01;
      4'b1010: priority = 2'b01;
      4'b1001: priority = 2'b01;
      4'b0011: priority = 2'b01;
      4'b1000: priority = 2'b00; //lowest priority
      4'b0100: priority = 2'b00;
      4'b0010: priority = 2'b00;
      4'b0001: priority = 2'b00;
      default: priority = 2'b11; //no inputs
    endcase
  end

endmodule

该模块接收一个 4 位输入（`inputs`），它们被编码成 2 位输出（`priority`），表示最高优先级的输入。

这个实现使用了 `casez` 语句，它可以更方便地处理多个输入的情况。对于每个可能的输入，都有一个优先级被赋值。如果没有输入，输出的优先级将是默认的最高级别。