verilog设计4位优先报警器，三输出

下面是一个简单的Verilog代码实现一个4位优先报警器，其中有三个输出信号：

module priority_encoder(
    input [3:0] in,
    output reg [2:0] out
);

always @(*) begin
    case(in)
        4'b0001, 4'b0010, 4'b0100, 4'b1000: out = 3'b001;
        4'b0011, 4'b0101, 4'b0110, 4'b1001, 4'b1010, 4'b1100: out = 3'b010;
        4'b0111, 4'b1011, 4'b1101, 4'b1110: out = 3'b100;
        4'b1111: out = 3'b111;
        default: out = 3'b000;
    endcase
end

endmodule

在这个代码中，我们使用了一个case语句来实现对输入信号in的优先级编码。对于每个输入信号in，我们都会将其转换为一个相应的输出信号out。具体的优先级编码规则如下：

- 对于只有一个输入信号in被置为1的情况，输出信号out为001。
- 对于有两个输入信号in被置为1的情况，输出信号out为010。
- 对于有三个输入信号in被置为1的情况，输出信号out为100。
- 对于所有四个输入信号in都被置为1的情况，输出信号out为111。
- 对于其他情况，输出信号out为000。

注意，这里我们使用了reg类型的输出信号out，因为我们需要对其进行赋值操作。