用数组存储串行输出8个32bit数据的verilog代码

以下是一个简单的 Verilog 代码示例，用于将8个32位数据存储在数组中，并串行输出：

module serial_output(
    input clk,
    input reset,
    input [31:0] data_in [0:7],
    output reg serial_out
);

reg [2:0] index = 0;
reg [31:0] data_out;
reg [31:0] data_array [0:7];

// 存储输入数据到数组中
always @ (posedge clk) begin
    if (reset) begin
        data_array <= 0;
    end else begin
        data_array[index] <= data_in[index];
        index <= index + 1;
    end
end

// 串行输出数据
always @ (posedge clk) begin
    if (reset) begin
        index <= 0;
        data_out <= 0;
        serial_out <= 0;
    end else begin
        if (index == 8) begin
            index <= 0;
            data_out <= 0;
            serial_out <= 0;
        end else begin
            data_out <= data_array[index];
            serial_out <= data_out[31];
            data_out <= data_out << 1;
            index <= index + 1;
        end
    end
end

endmodule

在此代码中，输入数据存储在 `data_in` 数组中，并在时钟上升沿时存储到 `data_array` 数组中。然后，使用另一个时钟上升沿时序列化输出数据。输出使用 `serial_out` 信号，其中每个位表示一个数据位。