用Verilog HDL设计一个4位移位器，可以左移、右移、并行输出和保持四种功能。

以下是一个简单的Verilog HDL代码，实现了一个4位移位器，可以左移、右移、并行输出和保持四种功能。

module shift_register(
    input clk,         //时钟信号
    input [3:0] in,    //输入数据
    input left,        //左移使能信号
    input right,       //右移使能信号
    input parallel,    //并行输出使能信号
    input hold,        //保持使能信号
    output [3:0] out   //输出数据
);

reg [3:0] data;       //寄存器存储数据

always @(posedge clk) begin
    if (left) begin
        data <= {data[2:0], in[3]};
    end else if (right) begin
        data <= {in[0], data[3:1]};
    end else if (parallel) begin
        data <= in;
    end else if (hold) begin
        data <= data;
    end
end

assign out = data;

endmodule

该模块具有一个时钟信号 `clk`，一个4位输入信号 `in`，以及四个使能信号 `left`、`right`、`parallel`和`hold`。输出信号 `out` 与寄存器中存储的数据相同。

当 `left` 使能时，输入数据向左移动一位，最高位被丢弃，最低位变为0，新的输入数据插入到最低位。

当 `right` 使能时，输入数据向右移动一位，最低位被丢弃，最高位变为0，新的输入数据插入到最高位。

当 `parallel` 使能时，输入数据被直接存储到寄存器中，替换原有的数据。

当 `hold` 使能时，寄存器中的数据被保持不变。

因此，该模块可以实现左移、右移、并行输出和保持四种不同的功能。