verilog 实现小数分配

### 使用 Verilog 实现小数分配

在硬件设计中处理小数通常涉及定点数表示法，因为浮点运算单元较为复杂且资源消耗大。对于简单的应用，可以采用定点数来近似实现小数操作。

#### 定义小数类型
为了在Verilog中模拟小数计算，可以通过定义带有隐含的小数点位置的寄存器或线网型变量来进行。例如：

// 假设Qm.n格式，其中 m 表示整数部分位宽 n 表示分数部分位宽
parameter INTEGER_PART_WIDTH = 8;
parameter FRACTIONAL_PART_WIDTH = 8;

reg signed [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] fixed_point_number;

这里`fixed_point_number`被声明为一个带符号的16比特宽度寄存器，前8位用于存储整数值而后8位用来保存小数部分[^1]。

#### 小数加减乘除基本运算
当执行算术运算时需要注意保持相同的小数点位置以及溢出检测等问题。以下是几个简单例子说明如何进行这些基础运算：

##### 加法/减法
两个同类型的定点数相加只需直接加上它们对应的二进制串即可；而做减法则需先取反再求补码形式后再按上述方式累加。

function automatic [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] add_fixed(
    input [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] a,
    input [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] b);
begin : ADD_FIXED_BODY
    return (a + b);
end
endfunction

##### 乘法
两者的乘积将会产生一个新的更长的结果序列，其长度等于输入参数总和的一半再加上一位可能产生的额外最高有效位(MSB)，之后可根据实际需求截断多余的部分并调整最终结果中的小数点位置。

function automatic [2*(INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH)-1:0] multiply_fixed(
    input [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] multiplicand,
    input [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] multiplier);
begin : MULTIPLY_FIXED_BODY
    // 执行乘法并将结果右移适当位数以恢复原始比例尺
    return ((multiplicand * multiplier) >>> FRACTIONAL_PART_WIDTH);
end
endfunction

##### 除法
除法规则相对更为复杂一些，在此仅给出一种简化版本——即通过左移操作使得分母成为最大不超过分子的最大幂次方的形式从而转换成一系列易于处理的标准情况下的商值组合而成的整体解。

function automatic [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] divide_fixed(
    input [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] dividend,
    input [INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] divisor);
integer i;
logic sign_result;
begin : DIVIDE_FIXED_BODY
    // 处理符号逻辑...
    
    // 绝对值化处理以便后续步骤更容易理解
    logic [$clog2(INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH):0][INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1:0] abs_dividend, abs_divisor;
    abs_dividend = {dividend[INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1]?~dividend+1'd1:dividend};
    abs_divisor = {divisor[INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH-1]?~divisor+1'd1:divisor};

    // 寻找最接近但不大于abs_dividend的2^n*abs_divisor项
    for(i=0;i<($clog2(INTEGER_PART_WIDTH+FRACTIONAL_PART_WIDTH)+1);i=i+1)
        if(abs_dividend >= (abs_divisor << i))
            break;

    // 返回经过符号修正后的结果
    return ({sign_result ? -1'b1 : 1'b0,(abs_dividend>>(i))});
end
endfunction

以上函数展示了基于Verilog语言编写的一些常见小数运算的基础框架。当然这只是一个非常初步的概念证明，并未考虑所有边界条件和其他潜在问题。具体项目实施过程中还需要进一步优化和完善算法细节。