Verilog中 用条件操作符 编写2选1数据选择器全部代码

在Verilog语言中，你可以使用三元运算符 `if-else` 来编写一个简单的2选1数据选择器。假设我们有两个输入信号 `sel`（选择信号，0表示选择A，1表示选择B），`data_A` 和 `data_B` 分别代表两个数据源，下面是完整的代码示例：

module data_selector(
    input wire sel,   // 选择信号
    input wire data_A, // 数据A
    input wire data_B, // 数据B
    output reg result // 输出选择后的数据
);
begin
    if (sel == 0)  // 如果 sel = 0，选择 data_A
        result <= data_A;  // 低有效，更新result
    else            // 否则，选择 data_B
        result <= data_B;
end

在这个例子中，如果 `sel` 为0，`result` 就会被设置为 `data_A` 的值；如果 `sel` 为1，`result` 就会被设置为 `data_B` 的值。