用Verilog编写三输入固定仲裁器，a优先级最高，b其次，c次之，输出Y1,Y2,Y3

在Verilog语言中，我们可以编写一个三输入固定优先级仲裁器，比如使用三位二进制编码来表示优先级。这里是一个简单的例子，假设a、b、c分别是0、1、2的优先级，对应的输出位分别为Y1、Y2和Y3：

module arbiter(
    input [1:0] priority_select, // 优先级选择信号，0对应a，1对应b，2对应c
    input a, b, c,
    output reg Y1, Y2, Y3 // 输出变量，根据输入和优先级决定
);

assign Y1 = |{a,b,c} & (priority_select == 0); // Y1为高电平，当优先级为a时
assign Y2 = |{a,b,c} & (priority_select == 1) & (!Y1); // Y2为高电平，当优先级为b且Y1低电平时
assign Y3 = |{a,b,c} & (priority_select == 2) & (!Y1 && !Y2); // Y3为高电平，当优先级为c且Y1和Y2都低电平时

endmodule

在这个模块中，我们首先检查每个输入是否都被选中（`|{a,b,c}`），然后通过与优先级选择信号匹配来确定哪个输出应该激活。如果存在多个条件同时满足，`&`操作符会按位与计算结果。