用quartus写组合逻辑运行Verilog代码和测试代码，要求使用8位拨码开关作为输入，8个Led灯作为输出； SW7优先级最高，SW0优先级最低； 输入1时为有效，输入0时为无效； 某个输入有效时，对应的Led灯亮，其余不亮； 输入都为0时，全部灯都不亮。

首先，我们需要写一个 Verilog 模块来描述这个组合逻辑。这个模块包括一个 8 位输入端口和一个 8 位输出端口。在这个例子中，我们可以使用一个 case 语句来实现优先级编码器，检测输入的最高有效位并输出到对应的 Led 灯上。

下面是这个模块的代码：

module priority_encoder (
    input [7:0] sw,
    output reg [7:0] led
);

always @(*) begin
    case (sw)
        8'b10000000: led = 8'b10000000; // SW7
        8'b01000000: led = 8'b01000000; // SW6
        8'b00100000: led = 8'b00100000; // SW5
        8'b00010000: led = 8'b00010000; // SW4
        8'b00001000: led = 8'b00001000; // SW3
        8'b00000100: led = 8'b00000100; // SW2
        8'b00000010: led = 8'b00000010; // SW1
        8'b00000001: led = 8'b00000001; // SW0
        default: led = 8'b00000000; // no switch is on
    endcase
end

endmodule

接下来，我们需要编写一个测试代码，以便在 Quartus 中模拟这个模块。我们可以使用一个简单的 testbench 来模拟输入和输出。在这个例子中，我们使用一个 for 循环来生成所有可能的输入组合，并在每个时钟周期上设置输入。然后，我们从输出端口读取值，并将其打印到控制台上。

下面是这个测试代码的代码：

module priority_encoder_tb;

reg [7:0] sw;
wire [7:0] led;

priority_encoder pe(
    .sw(sw),
    .led(led)
);

integer i;

initial begin
    $dumpfile("priority_encoder.vcd");
    $dumpvars(0, priority_encoder_tb);

    // loop over all possible input combinations
    for (i = 0; i < 256; i = i + 1) begin
        // set input values
        sw = i;

        // wait for 10 ns to simulate clock period
        #10;
    end

    $finish;
end

endmodule

最后，我们需要创建一个 Quartus 项目，并将这些代码添加到项目中。然后，我们可以使用 Quartus 来编译代码，生成位文件，并将其下载到 FPGA 开发板上进行测试。

注意：在测试代码中，我们使用了 $dumpfile 和 $dumpvars 语句来生成波形文件。如果您想要在 Quartus 中查看波形文件，请在仿真结束后，选择 "Tools" -> "Run Simulation Tool" -> "RTL Simulation" -> "Waveform Viewer"。在 "Waveform Viewer" 中，我们可以选择要显示的信号，并查看其值随时间变化的波形图。