Verilog 锁存器

Verilog 是一种广泛使用的硬件描述语言（HDL），用于设计和描述数字电路的行为。在 Verilog 中，锁存器（Latch）是一种基础的存储单元，用于保持或更新单个比特的信息。它们与触发器类似，但触发器通常具有两个稳定状态，而锁存器只有一个。

1. **定义**：锁存器有一个输入（有时称为数据输入或预置输入，D或PRE）和一个输出。当预置信号（一般为非高阻态）有效时，锁存器会将输入的数据值保存在输出上，直到下一次预置信号变化。

2. **类型**：在 Verilog 中，常用的锁存器有D型锁存器（Data Latch）和JK型锁存器（J-K Latch）。D型锁存器基于数据输入决定是否更新输出；JK型锁存器则使用两个控制信号J（Set）和K（Reset）来选择何时使输出保持不变或清零。

3. **状态机**：在设计复杂系统时，锁存器常用于构建状态机中的状态保持部分，存储和传递状态信息。