如何在sv的test中使用assertion

在SystemVerilog（SV）测试中，Assertion（断言）用于验证设计的行为是否符合预期。以下是如何在测试bench文件中使用assertion的一个示例：

假设你有一个名为`assertion_ex`的模块，其中有一个期望的条件`__assert_1`。当这个条件不满足时，你会触发断言失败。这是使用`assert`关键字的简单方式：

// 假设这是你的模块定义
module assertion_ex;
    // ...
    initial begin
        // 模拟时间点上执行断言检查
        if (!condition_satisfied) begin
            // 使用assert关键字和一个布尔表达式来创建断言
            assert(condition_satisfied == true);
        end else begin
            // 如果条件满足，则断言会自动通过
        end
    end
endmodule

// 测试bench中调用并设置断言
module testbench;
    // ...
    instance assertion_ex ex;
    // 在适当的时间或事件发生后，检查并设置断言
    simulate_timespan(1ns, 50ns); // 设置一个模拟时间段
    $monitor("time %t: asserting condition", $realtime);
    assert(ex.__assert_1); // 这里触发断言检查
    // ...
endmodule

// 引用[1]中的错误信息表明该断言在不同时间点失败

当`condition_satisfied`为假时，上述代码会在指定的时间点引发一个模拟中断，显示`assertion_ex.__assert_1`的断言失败。