写出具有异步置位和异步复位D触发器的 Verilog HDL 指述

module async_d_ff(input clk, input reset, input set, output reg q);

always @(posedge clk or negedge reset) begin
if(!reset) begin
q <= 1'b0;
end else if(set) begin
q <= 1'b1;
end else begin
q <= d;
end
end

endmodule

其中，异步置位和异步复位信号分别为 set 和 reset，D输入为 d，输出为 q。在时钟上升沿或复位信号下降沿时，根据 set 和 reset 的状态来决定输出 q 的值。当 reset 为低电平时，q 被置为0；当 set 为高电平时，q 被置为1；否则，q 的值与输入 d 相同。