写一个verilog的DDR读写测试文件

以下是一个简单的Verilog DDR读写测试文件示例：

// Module for DDR read/write test
module ddr_test(
    input clk,
    input reset,
    input [7:0] data_in,
    output reg [7:0] data_out,
    output reg read_en,
    output reg write_en
);

// Address counter
reg [15:0] addr;

// DDR memory array
reg [7:0] mem [0:65535];

// Read and write control signals
reg rw_ctrl;

always @(posedge clk) begin
    if (reset) begin
        // Reset address counter and memory
        addr <= 0;
        mem <= 0;
        read_en <= 0;
        write_en <= 0;
        rw_ctrl <= 0;
    end else begin
        // Increment address counter
        addr <= addr + 1;

        // Generate read and write control signals
        if (rw_ctrl) begin
            write_en <= 1;
            read_en <= 0;
            mem[addr] <= data_in;
        end else begin
            write_en <= 0;
            read_en <= 1;
            data_out <= mem[addr];
        end

        // Toggle read/write control signal
        rw_ctrl <= ~rw_ctrl;
    end
end

endmodule

该模块包含一个地址计数器和一个DDR内存数组。每个时钟周期，地址计数器会自动递增，并且该模块会交替生成读取和写入控制信号。在写入模式下，数据输入信号会被写入到DDR中的对应地址。在读取模式下，DDR中的数据会被输出到数据输出信号中。