写一个Avalon存储器映射接口的ddr控制器的读写测试文件

下面是一个基本的Avalon存储器映射接口的DDR控制器读写测试文件：

module ddr_controller_tb();

    // 定义信号
    reg clk;
    reg reset;
    reg [31:0] addr;
    reg [31:0] wr_data;
    wire [31:0] rd_data;
    
    // 实例化被测模块
    ddr_controller dut (
        .clk(clk),
        .reset(reset),
        .addr(addr),
        .wr_data(wr_data),
        .rd_data(rd_data)
    );
    
    // 时钟和复位信号
    initial begin
        clk = 0;
        forever #5 clk = ~clk;
    end
    
    initial begin
        reset = 1;
        #10 reset = 0;
    end
    
    // 写操作测试
    initial begin
        addr = 32'h00000000; // 写入地址
        wr_data = 32'h01234567; // 写入数据
        #20; // 等待20个时钟周期后开始写操作
        addr = 32'h00000000; // 地址不变
        wr_data = 32'h89ABCDEF; // 写入不同的数据
        #20; // 等待20个时钟周期后开始写操作
        addr = 32'h00001000; // 写入不同的地址
        wr_data = 32'hFEDCBA98; // 写入不同的数据
    end
    
    // 读操作测试
    initial begin
        addr = 32'h00000000; // 读取地址
        #40; // 等待40个时钟周期后开始读操作
        addr = 32'h00001000; // 读取不同的地址
        #40; // 等待40个时钟周期后开始读操作
    end
    
endmodule

这个测试文件首先实例化了一个被测模块 `ddr_controller`，然后定义了时钟和复位信号，以及读写操作所需的信号。在测试过程中，它会先进行写操作，写入不同的地址和数据，然后等待一段时间后开始读操作，读取之前写入的数据。在写和读操作之间会有适当的等待时间，以确保数据已经写入或读出。