Verilog 中case语句的语法

在Verilog HDL (Hardware Description Language) 中，case语句是一种用于条件分支控制的结构，它允许根据某个输入值来执行不同的代码块。基本的case语句语法如下：

case(expression)
    case_item_1 : statement_1;
    case_item_2 : statement_2;
    ...
    default : optional_default_statement;
endcase

其中：
- `expression` 是一个评估为整数的表达式，也称为"case选择器"。
- `case_item_i` 是一个或多个标识符或范围，它们会被`expression`的结果与之比较。
- `statement_i` 是当`case_item_i`匹配`expression`结果时执行的代码块。
- `default` 子句是可选的，如果所有`case_item`都不匹配，那么就会执行这个默认代码块。

需要注意的是，在Verilog中，case语句通常与连续赋值（assign）语句一起使用，用来更新组合电路的状态。例如：

input [3:0] select;
reg output;

assign output = case(select)
                  4'b0000 : 'X;  // 当select等于0000时，output设置为不确定值
                  4'b0001 : 1'b0;  // 其他情况...
                  4'b0010 : 1'b1;
                  4'b0011 : 1'b0;
                  default   : 1'bZ;  // 默认情况
                endcase;