verilog case语句组合逻辑

Verilog HDL（硬件描述语言）中的case语句是一种结构，用于实现组合逻辑中的条件分支。它允许你在一组可能的情况下选择执行特定的电路块。当你有多个输入条件需要判断并相应地执行不同的操作时，case结构非常有用。

基本语法如下：

case(<condition>)
    <case_item_1>: <statement_block_1>;
    <case_item_2>: <statement_block_2>;
    ...
    default: <default_statement_block>;
endcase

- `<condition>`: 你需要评估的条件表达式。
- `<case_item>`: 可能的条件值，可以是常量、信号或枚举类型。
- `<statement_block>`: 当条件匹配时执行的一组语句，通常是一些组合逻辑操作。

例如，如果你有一个二进制输入`sel`，你可以根据其值选择执行A、B、C三个功能模块之一：

module example (
    input [1:0] sel,
    input a, b, c, // 输入信号
    output out // 输出信号
);

    case(sel)
        2'b00: begin
            out = a;
        end
        2'b01: begin
            out = b;
        end
        2'b10: begin
            out = c;
        end
        default: begin
            out = 'Z; // 或者处理未指定情况
        end
    endcase

endmodule