reg wire 代码示例

在Verilog HDL中，`reg`和`wire`是两种不同的数据类型，用于表示信号的不同行为。`reg`通常用来代表存储状态的信号，而`wire`则代表只读输入或输出信号。

下面是一个简单的`reg`和`wire`的代码示例[^1]：

// 定义一个名为my_reg的register变量，它能保存状态
reg my_reg;

// 定义一个名为input_signal的wire变量，它只能接收外部输入
input wire input_signal;

// 更新reg变量
always @(posedge clk) // 触发条件为时钟上升沿
begin
    if (enable == 1)
        my_reg <= input_signal; // 当enable为1时，my_reg取input_signal的值
end

// 输出wire变量
assign output = my_reg; // 这里的output是一个wire，总是反映my_reg的内容

在这个例子中，`my_reg`会随着`clk`上升沿更新其值，而`input_signal`是外部输入，不能直接改变`my_reg`的值。`output`则是从`my_reg`映射过来的，反映了`my_reg`的最新状态。