systemverilog 两个同名constraint执行哪个

如果在SystemVerilog中存在两个同名的constraint，那么编译器将会报错。SystemVerilog规定，同一个作用域中不能存在两个同名的constraint。如果确实需要定义两个constraint，可以使用不同的作用域或者不同的名称来区分它们。

在同一个作用域中，如果有多个constraint的名字相同，那么编译器将会报错并提示“multiply defined symbols”。因此，为了避免这种情况，需要在不同的作用域中定义不同的constraint名称，或者使用不同的名称来区分它们。