Verilog函数实现三八译码器

以下是使用 Verilog 语言实现的三八译码器的代码：

module decoder38(inputs, outputs);

input [2:0] inputs;
output [7:0] outputs;

assign outputs[0] = (inputs == 3'b000) ? 1'b1 : 1'b0;
assign outputs[1] = (inputs == 3'b001) ? 1'b1 : 1'b0;
assign outputs[2] = (inputs == 3'b010) ? 1'b1 : 1'b0;
assign outputs[3] = (inputs == 3'b011) ? 1'b1 : 1'b0;
assign outputs[4] = (inputs == 3'b100) ? 1'b1 : 1'b0;
assign outputs[5] = (inputs == 3'b101) ? 1'b1 : 1'b0;
assign outputs[6] = (inputs == 3'b110) ? 1'b1 : 1'b0;
assign outputs[7] = (inputs == 3'b111) ? 1'b1 : 1'b0;

endmodule

该代码定义了一个模块，包含一个三位输入端口和一个八位输出端口。使用 assign 语句给输出端口赋值，根据三八译码器的真值表，判断输入信号并输出对应的输出信号。