4选一多路选择器verilog if代码写法

以下是一个 4 选一多路选择器的 Verilog if 代码实现：

module mux4(input [3:0] data_in, input [1:0] sel, output reg out);

always @ (sel or data_in) begin
    if (sel == 2'b00)  out = data_in[0];
    else if (sel == 2'b01) out = data_in[1];
    else if (sel == 2'b10) out = data_in[2];
    else if (sel == 2'b11) out = data_in[3];
end

endmodule

在这个代码中，`data_in` 是输入数据，`sel` 是选择信号，`out` 是输出。当 `sel` 等于 `00` 时，输出为 `data_in[0]`，当 `sel` 等于 `01` 时，输出为 `data_in[1]`，以此类推，当 `sel` 等于 `11` 时，输出为 `data_in[3]`。