verilog中display函数的用法

在Verilog中，display函数是用于在仿真波形中输出字符串和变量的一种调试工具。它类似于C语言中的printf函数。

语法：

display [format_string] [argument1] [argument2] ... ;

其中，format_string是格式化字符串，可以包含普通文本和格式化占位符，用于指定输出变量的格式。例如：

display("a=%d, b=%b", a, b);

以上代码将输出一个字符串，在其中使用%d和%b格式化符指定变量a和b的输出格式。

argument1、argument2等为变量或常量，用于输出的变量需要与格式化字符串中的占位符一一对应。

注意：

1. display并不会改变模拟到的信号值；
2. display只是在控制台上输出信息，不会在仿真波形图中出现；
3. 如果您想在波形中看到变量值的变化，请使用波形查看器；

示例：

module test_display;

reg [7:0] a;
wire [7:0] b;

initial begin
a = 8'hAB;
#10;
display("a=%b, b=%d", a, b);
a = 8'hFF;
#10;
display("a=%b, b=%d", a, b);
end

endmodule

以上代码将在仿真开始后10个时间单位时分别输出a和b的值，输出结果为：

a=10101011, b=0
a=11111111, b=0

因为信号b没有被赋值，所以其值为0。