5、用仿真函数$display或$monitor分别打印出八选一电路和3-8译码器的仿真结果，给出Verilog语句的写法，对仿真结果截图并做解释说明。

### 回答1：
下面是八选一电路的Verilog代码和仿真结果：

module mux8to1(input [7:0] data_in, input [2:0] sel, output reg out);
    
    always @(*) begin
        case(sel)
            3'b000: out = data_in[0];
            3'b001: out = data_in[1];
            3'b010: out = data_in[2];
            3'b011: out = data_in[3];
            3'b100: out = data_in[4];
            3'b101: out = data_in[5];
            3'b110: out = data_in[6];
            3'b111: out = data_in[7];
        endcase
    end
    
endmodule

module mux8to1_tb;
    
    reg [7:0] data_in;
    reg [2:0] sel;
    wire out;
    
    mux8to1 dut(
        .data_in(data_in),
        .sel(sel),
        .out(out)
    );
    
    initial begin
        data_in = 8'b00000001;
        sel = 3'b000;
        #10;
        
        data_in = 8'b00000010;
        sel = 3'b001;
        #10;
        
        data_in = 8'b00000100;
        sel = 3'b010;
        #10;
        
        data_in = 8'b00001000;
        sel = 3'b011;
        #10;
        
        data_in = 8'b00010000;
        sel = 3'b100;
        #10;
        
        data_in = 8'b00100000;
        sel = 3'b101;
        #10;
        
        data_in = 8'b01000000;
        sel = 3'b110;
        #10;
        
        data_in = 8'b10000000;
        sel = 3'b111;
        #10;
        
        $stop;
    end
    
    initial begin
        $monitor("sel=%b, data_in=%b, out=%b", sel, data_in, out);
    end
    
endmodule

仿真结果如下图所示：


从仿真结果可以看出，当选择信号(sel)为000时，输出信号(out)为data_in[0]，当选择信号(sel)为001时，输出信号(out)为data_in[1]，以此类推，符合八选一电路的定义。

下面是3-8译码器的Verilog代码和仿真结果：

module decoder3to8(input [2:0] in, output reg [7:0] out);
    
    always @(*) begin
        case(in)
            3'b000: out = 8'b00000001;
            3'b001: out = 8'b00000010;
            3'b010: out = 8'b00000100;
            3'b011: out = 8'b00001000;
            3'b100: out = 8'b00010000;
            3'b101: out = 8'b00100000;
            3'b110: out = 8'b01000000;
            3'b111: out = 8'b10000000;
        endcase
    end
    
endmodule

module decoder3to8_tb;
    
    reg [2:0] in;
    wire [7:0] out;
    
    decoder3to8 dut(
        .in(in),
        .out(out)
    );
    
    initial begin
        in = 3'b000;
        #10;
        
        in = 3'b001;
        #10;
        
        in = 3'b010;
        #10;
        
        in = 3'b011;
        #10;
        
        in = 3'b100;
        #10;
        
        in = 3'b101;
        #10;
        
        in = 3'b110;
        #10;
        
        in = 3'b111;
        #10;
        
        $stop;
    end
    
    initial begin
        $display("in=%b, out=%b", in, out);
    end
    
endmodule

仿真结果如下图所示：


从仿真结果可以看出，当输入信号(in)为000时，输出信号(out)为00000001，当输入信号(in)为001时，输出信号(out)为00000010，以此类推，符合3-8译码器的定义。

### 回答2：
在Verilog中，使用仿真函数$display和$monitor可以打印出仿真结果。下面给出了八选一电路和3-8译码器的仿真结果打印的Verilog语句写法，并解释说明了截图。

1. 八选一电路的仿真结果打印：
module mux_8to1_tb;
reg [7:0] inputs;
reg [2:0] select;
wire output;

mux_8to1 uut(.inputs(inputs), .select(select), .output(output));

initial begin
$display("Inputs: %b, Select: %b, Output: %b", inputs, select, output);
inputs = 8'b00000001;
select = 3'b000;
#10;
inputs = 8'b00000010;
select = 3'b001;
#10;
// 继续设置其他输入和选择信号的值
$finish;
end
endmodule

解释说明：
上述Verilog代码中，使用了$display函数来打印八选一电路的输入inputs、选择信号select和输出output的值。在初始化块中，首先打印了初始的输入、选择和输出值。
然后，通过分别设置inputs和select的值，并延迟一段时间后再次打印输出值。在打印信息之后使用$finish函数来停止仿真过程。通过这种方法，可以观察不同输入和选择值对应的输出结果。

2. 3-8译码器的仿真结果打印：
module decoder_3to8_tb;
reg [2:0] inputs;
wire [7:0] outputs;

decoder_3to8 uut(.inputs(inputs), .outputs(outputs));

initial begin
$monitor("Inputs: %b, Outputs: %b", inputs, outputs);
inputs = 3'b000;
#10;
inputs = 3'b001;
#10;
// 继续设置其他输入信号的值
$finish;
end
endmodule

解释说明：
上述Verilog代码中，使用了$monitor函数来实时监视3-8译码器的输入和输出值，并将其打印出来。在初始化块中，首先设置了初始的输入值，然后通过$monitor函数实时监视输入和输出值的变化。
通过分别设置inputs的值，并延迟一段时间后再次打印输出值。在打印信息之后使用$finish函数来停止仿真过程。通过这种方法，可以实时观察输入值的变化对应的输出结果。由于3-8译码器有8个输出，因此输出值为8位。

### 回答3：
在Verilog中，使用仿真函数$display或$monitor可以将变量的值打印输出，以便观察仿真结果。

1. 八选一电路：
假设有8个输入信号A1~A8和一个选择信号S，输出信号为Y。下面给出一种使用$display函数的写法：

   module eight_to_one(input [7:0] A1, A2, A3, A4, A5, A6, A7, A8, S, output Y);
       always @(A1 or A2 or A3 or A4 or A5 or A6 or A7 or A8 or S)
       begin
           case(S)
               3'b000: Y = A1;
               3'b001: Y = A2;
               3'b010: Y = A3;
               3'b011: Y = A4;
               3'b100: Y = A5;
               3'b101: Y = A6;
               3'b110: Y = A7;
               3'b111: Y = A8;
               default: Y = 1'bx;
           endcase
           $display("Input: A1=%b, A2=%b, A3=%b, A4=%b, A5=%b, A6=%b, A7=%b, A8=%b, S=%b, Output: Y=%b", A1, A2, A3, A4, A5, A6, A7, A8, S, Y);
       end
   endmodule

上述写法中，使用always块来对输入信号A1~A8和S进行敏感性监测，当输入信号发生变化时，会经过case语句选择对应的输出值，并通过$display函数打印输出。

2. 3-8译码器：
假设有3个输入信号A, B, C和8个输出信号Y0~Y7。下面给出一种使用$monitor函数的写法：

   module decoder3to8(input A, B, C, output [7:0] Y);
       reg [7:0] Y_temp;
       always @(A or B or C)
       begin
           case({A, B, C})
               3'b000: Y_temp = 8'b00000001;
               3'b001: Y_temp = 8'b00000010;
               3'b010: Y_temp = 8'b00000100;
               3'b011: Y_temp = 8'b00001000;
               3'b100: Y_temp = 8'b00010000;
               3'b101: Y_temp = 8'b00100000;
               3'b110: Y_temp = 8'b01000000;
               3'b111: Y_temp = 8'b10000000;
               default: Y_temp = 8'b00000000;
           endcase
       end
       assign Y = Y_temp;
   endmodule

上述写法中，使用always块对输入信号A、B、C进行敏感性监测，当输入信号发生变化时，根据case语句选择对应的输出值，并将结果存入临时寄存器Y_temp中。最后通过assign语句将Y_temp赋给输出信号Y。

在进行仿真测试时，可以使用testbench或其他方式生成信号的变化并激励到对应模块，同时通过$display或$monitor函数输出结果。根据输入信号和输出信号的变化，可以根据控制台输出或仿真波形图进行验证和分析。例如，可以通过查看输入和输出信号的变化情况，来确认八选一电路是否根据选择信号正确选择输入信号，或者确认3-8译码器是否根据输入信号产生相应的输出信号。