采用Verilog HDL 语言设计一个可控节拍的顺序脉冲发生器，要求：当控制信号A=1时，为5节拍顺序脉冲发生器，A=0时，为6节拍顺序脉冲发生器。

下面是一个基于Verilog HDL语言设计的可控节拍的顺序脉冲发生器的代码：

module pulse_generator(
    input clk, //时钟信号
    input rst, //复位信号
    input A, //控制信号
    output reg [2:0] pulse //输出脉冲信号
);

reg [2:0] count; //计数器

//复位信号
always @(posedge rst) begin
    count <= 3'b000;
    pulse <= 3'b000;
end

//时钟信号
always @(posedge clk) begin
    if (A == 1) begin //当控制信号A=1时，为5节拍顺序脉冲发生器
        case (count)
            3'b000: pulse <= 3'b001;
            3'b001: pulse <= 3'b010;
            3'b010: pulse <= 3'b100;
            3'b011: pulse <= 3'b010;
            3'b100: pulse <= 3'b001;
        endcase
        count <= count + 1;
        if (count == 3'b101) count <= 3'b000;
    end else begin //当控制信号A=0时，为6节拍顺序脉冲发生器
        case (count)
            3'b000: pulse <= 3'b001;
            3'b001: pulse <= 3'b010;
            3'b010: pulse <= 3'b100;
            3'b011: pulse <= 3'b010;
            3'b100: pulse <= 3'b001;
            3'b101: pulse <= 3'b000;
        endcase
        count <= count + 1;
        if (count == 3'b110) count <= 3'b000;
    end
end

endmodule

该代码中，采用了一个计数器和一个输出脉冲信号。根据控制信号A的不同，通过case语句分别实现了5节拍顺序脉冲发生器和6节拍顺序脉冲发生器。当控制信号A=1时，计数器最大值为3'b100，即5；当控制信号A=0时，计数器最大值为3'b101，即6。每当计数器达到最大值时，计数器重置为0。