verilog数字时钟

下面是一个简单的Verilog数字时钟的例子：

module digital_clock (
  input clk, //时钟信号
  input rst, //复位信号
  output reg [3:0] hour, //小时数
  output reg [5:0] minute, //分钟数
  output reg [5:0] second //秒数
);

reg [3:0] hour_reg; //小时寄存器
reg [5:0] minute_reg; //分钟寄存器
reg [5:0] second_reg; //秒寄存器

always @(posedge clk or posedge rst) begin
  if (rst) begin //复位
    hour_reg <= 0;
    minute_reg <= 0;
    second_reg <= 0;
  end else begin //时钟计数
    if (second_reg == 59) begin
      second_reg <= 0;
      if (minute_reg == 59) begin
        minute_reg <= 0;
        if (hour_reg == 11) begin
          hour_reg <= 0;
        end else begin
          hour_reg <= hour_reg + 1;
        end
      end else begin
        minute_reg <= minute_reg + 1;
      end
    end else begin
      second_reg <= second_reg + 1;
    end
  end
end

assign hour = hour_reg;
assign minute = minute_reg;
assign second = second_reg;

endmodule

该模块有三个输出端口：hour，minute和second，分别表示小时数、分钟数和秒数。使用时钟信号clk和复位信号rst来控制计数。当rst为1时，所有寄存器都被复位为零；当clk被触发时，计数开始。在这个例子中，时钟是一个12小时制的时钟，当小时数达到11时，它会回到0。