gdma要求支持plannar格式，输入为axi读总线，输出是axi写总线，配置寄存器通过ahb配置，包括图像首地址raddr，rstride，输出图像首地址waddr，wstride，图像宽,图像高 verilog代码

以下是一个基本的Verilog代码示例，用于支持Plannar格式的GDMA设计，其中输入为AXI读总线，输出为AXI写总线，配置寄存器通过AHB配置。请注意，这只是一个简化的示例，您可能需要根据实际需求进行修改和完善。

module gdma_plannar (
  input  wire                    clk,       // 时钟
  input  wire                    rst,       // 复位

  // AXI读总线接口
  input  wire                    axi_rd_en, // AXI读使能
  input  wire [31:0]             axi_rd_addr,// AXI读地址
  output wire [31:0]             axi_rd_data,// AXI读数据
  output wire                    axi_rd_ready,// AXI读准备好信号

  // AXI写总线接口
  input  wire                    axi_wr_en, // AXI写使能
  input  wire [31:0]             axi_wr_addr,// AXI写地址
  input  wire [31:0]             axi_wr_data,// AXI写数据
  output wire                    axi_wr_ready,// AXI写准备好信号

  // AHB配置接口
  input  wire                    ahb_cfg_en, // AHB配置使能
  input  wire [31:0]             ahb_cfg_addr,// AHB配置地址
  input  wire [31:0]             ahb_cfg_data,// AHB配置数据
  input  wire                    ahb_cfg_wr, // AHB配置写使能

  // 配置寄存器
  reg    [31:0]                  raddr,     // 图像首地址
  reg    [31:0]                  rstride,   // 行跨度
  reg    [31:0]                  waddr,     // 输出图像首地址
  reg    [31:0]                  wstride,   // 输出行跨度
  reg    [31:0]                  img_width, // 图像宽度
  reg    [31:0]                  img_height // 图像高度
);

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      // 复位时将所有寄存器清零
      raddr     <= 32'b0;
      rstride   <= 32'b0;
      waddr     <= 32'b0;
      wstride   <= 32'b0;
      img_width <= 32'b0;
      img_height<= 32'b0;
    end else begin
      // 根据AHB配置信号更新寄存器值
      if (ahb_cfg_en && ahb_cfg_wr) begin
        case (ahb_cfg_addr)
          // 根据地址选择对应的寄存器进行配置
          32'h00: raddr     <= ahb_cfg_data;
          32'h04: rstride   <= ahb_cfg_data;
          32'h08: waddr     <= ahb_cfg_data;
          32'h0C: wstride   <= ahb_cfg_data;
          32'h10: img_width <= ahb_cfg_data;
          32'h14: img_height<= ahb_cfg_data;
          default: // 其他地址无效
        endcase
      end
    end
  end

  // AXI读总线接口
  assign axi_rd_ready = 1'b1; // 始终准备好，无需等待
  assign axi_rd_data  = /* 从内部内存读取数据的逻辑 */;

  // AXI写总线接口
  assign axi_wr_ready = 1'b1; // 始终准备好，无需等待
  /* 将处理后的数据写入内部内存的逻辑 */

endmodule

请注意，上述代码仅提供了一个基本的框架，您需要根据实际需求完善内部的数据处理逻辑、内存读写逻辑以及信号的处理等。

希望这可以帮助到您！如果您有任何其他问题，请随时提问。