根据FPGA实验板cyclone4功能，设计由四个数码管显示的数字时钟； 要求：数字时钟能够准确计时并显示； 开机显示00； 具备控制功能按键有3个：清零、暂停、计时开始。 用Verilog编写代码,配合dig1~4，seg0~7引脚

下面是一个简单的数字时钟设计，其中使用了四个数码管和七段数码管。代码中有三个按键：清零、暂停和计时开始。在开机时，数码管将显示“00”，然后开始计时。当用户按下“清零”按钮时，时钟将归零并暂停计时。当用户按下“暂停”按钮时，时钟将暂停计时，按下“计时开始”按钮时，时钟将恢复计时。请注意，此设计的精度取决于您的时钟源。

module clock(
  input clk, // 时钟信号
  input rst, // 复位信号
  input clear_btn, // 清零按钮
  input pause_btn, // 暂停按钮
  input start_btn, // 开始按钮
  output reg [3:0] dig, // 数码管
  output reg [6:0] seg // 七段数码管
);

  // 定义常量
  parameter COUNTER_WIDTH = 18;
  parameter CLOCK_SPEED = 50000000; // 50MHz

  // 定义计时器
  reg [COUNTER_WIDTH-1:0] counter = 0;

  // 定义时钟分频器
  reg [23:0] prescaler = 0;

  // 定义时钟控制信号
  reg [1:0] clk_ctrl = 2'b01;

  // 定义状态机
  reg [1:0] state = 2'b00;

  // 定义计时器的最大值
  parameter MAX_COUNT = (CLOCK_SPEED * 60) - 1;

  // 定义时钟的时、分、秒变量
  reg [5:0] hour = 6'd0;
  reg [5:0] minute = 6'd0;
  reg [5:0] second = 6'd0;

  // 定义数码管的显示值
  reg [3:0] dig_value = 4'd0;

  // 数码管的显示值与七段数码管的转换表
  parameter [6:0] SEG_TABLE [0:9] = {7'b0000001, 7'b1001111, 7'b0010010, 7'b0000110, 7'b1001100, 7'b0100100, 7'b0100000, 7'b0001111, 7'b0000000, 7'b0000100};

  // 更新时钟
  always @(posedge clk) begin
    if (rst) begin
      counter <= 0;
      prescaler <= 0;
      clk_ctrl <= 2'b01;
      state <= 2'b00;
      hour <= 6'd0;
      minute <= 6'd0;
      second <= 6'd0;
      dig_value <= 4'd0;
    end else begin
      if (counter == MAX_COUNT) begin
        counter <= 0;
        clk_ctrl <= ~clk_ctrl;
      end else begin
        counter <= counter + 1;
      end

      if (prescaler == CLOCK_SPEED / 1000 - 1) begin
        prescaler <= 0;
        case (state)
          2'b00: begin
            if (clk_ctrl[1]) begin
              second <= second + 1;
              if (second == 60) begin
                second <= 0;
                minute <= minute + 1;
                if (minute == 60) begin
                  minute <= 0;
                  hour <= hour + 1;
                  if (hour == 24) begin
                    hour <= 0;
                  end
                end
              end
            end

            dig_value <= {hour[5:4], hour[3:0]};
            seg <= SEG_TABLE[dig_value[3:0]];
            dig <= 4'b1110;

            state <= 2'b01;
          end
          2'b01: begin
            dig_value <= {minute[5:4], minute[3:0]};
            seg <= SEG_TABLE[dig_value[3:0]];
            dig <= 4'b1101;

            state <= 2'b10;
          end
          2'b10: begin
            dig_value <= {second[5:4], second[3:0]};
            seg <= SEG_TABLE[dig_value[3:0]];
            dig <= 4'b1011;

            state <= 2'b00;
          end
        endcase
      end else begin
        prescaler <= prescaler + 1;
      end
    end
  end

  // 处理按键
  always @(posedge clk) begin
    if (rst) begin
      clear_btn <= 1;
      pause_btn <= 1;
      start_btn <= 1;
    end else begin
      if (!clear_btn) begin
        counter <= 0;
        hour <= 6'd0;
        minute <= 6'd0;
        second <= 6'd0;
        dig_value <= 4'd0;
        state <= 2'b00;
      end

      if (!pause_btn) begin
        clk_ctrl <= 2'b01;
      end

      if (!start_btn) begin
        clk_ctrl <= ~clk_ctrl;
      end
    end
  end

endmodule

请注意，这只是一个简单的设计示例，需要根据您的具体硬件和需求进行修改。