4选一多路选择器verilog case代码写法

以下是一个4选一多路选择器的 Verilog Case 代码示例：

module mux4to1 (input [3:0] select, input [15:0] in0, in1, in2, in3, output reg [15:0] out);
    always @ (select)
    case (select)
        4'b0000: out = in0;
        4'b0001: out = in1;
        4'b0010: out = in2;
        4'b0011: out = in3;
        default: out = 16'b0; // optional default case
    endcase
endmodule

注释：

- `select` 是一个4位输入，用于选择要输出的输入端口。
- `in0`, `in1`, `in2`, `in3` 是16位输入，代表4个输入端口。
- `out` 是16位输出，代表选择的输入端口的输出。

在 `always` 块中，使用 `case` 语句根据 `select` 的值选择要输出的输入端口。如果 `select` 的值不在可选范围内，则 `default` 语句会将输出设置为全0。