verilog 用case实现4选1多路选择器

以下是一个用 Verilog 实现的 4 选 1 多路选择器，使用了 case 语句：

module mux4to1 (sel, in0, in1, in2, in3, out);

   input [1:0] sel;
   input in0, in1, in2, in3;
   output out;

   assign out = 
      case (sel)
         2'b00: in0;
         2'b01: in1;
         2'b10: in2;
         2'b11: in3;
         default: 1'bx;
      endcase

endmodule

在上面的代码中，sel 是一个 2 位输入，用于选择输入信号中的一个。in0、in1、in2 和 in3 分别是四个输入信号，out 是输出信号。

在 case 语句中，使用 sel 作为选择器，并根据 sel 的值选择与之对应的输入信号。如果 sel 不等于 00、01、10 或 11，则输出不确定值（x）。最后，将选择的输入信号赋值给输出信号 out。

使用此代码，可以轻松地实现 4 选 1 多路选择器。