4选1多路选择器的Verilog代码

module mux_4to1(input [3:0] sel, input [7:0] in, output reg out);

always @ (sel or in)
case (sel)
4'b0000: out = in[0];
4'b0001: out = in[1];
4'b0010: out = in[2];
4'b0011: out = in[3];
4'b0100: out = in[4];
4'b0101: out = in[5];
4'b0110: out = in[6];
4'b0111: out = in[7];
4'b1000: out = 0; //default value
endcase

endmodule

相关问题

四选一多路选择器verilog代码

以下是一个简单的四选一多路选择器的 Verilog 代码实现：

module mux4to1(
  input [3:0] data_in,
  input [1:0] sel,
  output reg out
);

  always @ (sel or data_in)
    case (sel)
      2'b00: out = data_in[0];
      2'b01: out = data_in[1];
      2'b10: out = data_in[2];
      2'b11: out = data_in[3];
    endcase

endmodule

在这个代码中，输入端口包括一个四位的数据输入端口 data_in 和一个两位的选择信号输入端口 sel，输出端口是一个单一的输出信号 out。使用 always 块和 case 语句，根据 sel 输入的值选择 data_in 中的一个信号输出到 out 端口。

注意，该代码使用了 reg 类型的输出端口，这是因为输出信号是由 always 块中的赋值语句更新的，需要使用可寄存器的输出类型。

4选一多路选择器verilog if代码写法

以下是一个 4 选一多路选择器的 Verilog if 代码实现：

module mux4(input [3:0] data_in, input [1:0] sel, output reg out);

always @ (sel or data_in) begin
    if (sel == 2'b00)  out = data_in[0];
    else if (sel == 2'b01) out = data_in[1];
    else if (sel == 2'b10) out = data_in[2];
    else if (sel == 2'b11) out = data_in[3];
end

endmodule

在这个代码中，`data_in` 是输入数据，`sel` 是选择信号，`out` 是输出。当 `sel` 等于 `00` 时，输出为 `data_in[0]`，当 `sel` 等于 `01` 时，输出为 `data_in[1]`，以此类推，当 `sel` 等于 `11` 时，输出为 `data_in[3]`。