二选一多路选择器的verilog代码怎么写

以下是一个4选1的多路选择器的Verilog代码示例：

module mux4to1(input [3:0] data_in,
               input [1:0] sel,
               output reg data_out);

   always @ (sel or data_in) begin
      case (sel)
         2'b00: data_out = data_in[0];
         2'b01: data_out = data_in[1];
         2'b10: data_out = data_in[2];
         2'b11: data_out = data_in[3];
      endcase
   end

endmodule

在这个代码中， `data_in` 输入是一个4位的输入数据， `sel` 输入是一个2位的选择信号， `data_out` 输出是一个1位的输出数据。`always` 代码块中的 `case` 语句用于选择输入数据中的一个位作为输出数据。根据 `sel` 的值，选择相应的输入数据位，并将其赋值给 `data_out` 输出。