16选1 多路选择器verilog

以下是一个 16 选 1 多路选择器的 Verilog 代码：

module mux_16_to_1(input [15:0] data_in, input [3:0] select, output reg data_out);

always @ (select or data_in) begin
    case (select)
        4'b0000: data_out <= data_in[0];
        4'b0001: data_out <= data_in[1];
        4'b0010: data_out <= data_in[2];
        4'b0011: data_out <= data_in[3];
        4'b0100: data_out <= data_in[4];
        4'b0101: data_out <= data_in[5];
        4'b0110: data_out <= data_in[6];
        4'b0111: data_out <= data_in[7];
        4'b1000: data_out <= data_in[8];
        4'b1001: data_out <= data_in[9];
        4'b1010: data_out <= data_in[10];
        4'b1011: data_out <= data_in[11];
        4'b1100: data_out <= data_in[12];
        4'b1101: data_out <= data_in[13];
        4'b1110: data_out <= data_in[14];
        4'b1111: data_out <= data_in[15];
    endcase
end

endmodule

上述代码使用了一个 `case` 语句，对于每个选择信号的值，分别输出对应的输入信号。请注意，每个输入信号只有一位，因此在选择信号中，只需要使用 4 位二进制数即可表示 16 种不同的选择。