Verilog用任务和函数描述一个4选1多路选择器

可以使用以下代码描述一个4选1多路选择器：

module mux4x1(input [3:0] data_in, input [1:0] sel, output reg out);

always @(*) begin

case(sel)

2'b00: out = data_in[0];

2'b01: out = data_in[1];

2'b10: out = data_in[2];

2'b11: out = data_in[3];

endcase

end

endmodule

其中，data_in是输入数据，sel是选择器，out是输出数据。使用case语句和sel变量的值进行比较，选择需要输出的data_in的值。