设计一个 2 选 1 多路选择器。进一步熟悉 Verilog HDL 设计流程，组合电路的设计和测试

以下是一个简单的 2 选 1 多路选择器的 Verilog HDL 代码：

module mux_2to1(input wire a, b, sel, output reg y);

always @ (a, b, sel)
    begin
        if(sel == 1'b0)
            y = a;
        else
            y = b;
    end

endmodule

该代码定义了一个名为 "mux_2to1" 的模块，包含了三个输入端口 a、b 和 sel，以及一个输出端口 y。根据输入端口 sel 的值，该多路选择器将在 a 和 b 之间选择一个输出到 y 端口。

为了测试该多路选择器的功能，我们可以编写以下 testbench：

module mux_2to1_tb;

reg a, b, sel;
wire y;

mux_2to1 uut(a, b, sel, y);

initial begin
    $dumpfile("mux_2to1.vcd");
    $dumpvars(0, mux_2to1_tb);

    a = 0;
    b = 0;
    sel = 0;

    #10 a = 1;
    #10 b = 1;

    #10 sel = 1;
    #10 a = 0;

    #10 sel = 0;
    #10 b = 0;

    #10 $finish;
end

endmodule

在该 testbench 中，我们实例化了上述多路选择器，并使用 $dumpfile 和 $dumpvars 函数来生成波形文件。接着，我们为输入端口 a、b 和 sel 分别赋初值，并在一些时间后改变其值，最后使用 $finish 函数结束仿真。

运行该 testbench，我们可以通过波形查看器来验证多路选择器的功能是否正确。